EDA实验报告
课程名称 EDA 班 实验项目 姓名 指导老师 16选1多多路数据选择器设计 物电 学院 同组实验者 1.实验目的
1. 掌握组合逻辑电路的设计方法； 2. 熟悉并行信号赋值语句；
2. 实验条件
1. 输入：拨码开关； 2. 输去：发光二极管； 芯片：epm7128slc84-15；
3. 实验内容
1. 设计并实现16选1数据选择；
4.实验原理
EN=1时，关闭导通。EN=0时，工作正常。 2. VHDL程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_11.ALL; ENTITY AAA IS
PORT(SEL:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0); EN:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC); END ENTITY AAA;
ARCHITECTURE MIH OF AAA IS SIGNAL OUTTEN:STD_LOGIC; BEGIN
OUTTEN<=DATA(0) WHEN SEL=\"0000\" ELSE DATA(1) WHEN SEL=\"0001\" ELSE DATA(2) WHEN SEL=\"0010\" ELSE DATA(3) WHEN SEL=\"0011\" ELSE DATA(4) WHEN SEL=\"0100\" ELSE DATA(5) WHEN SEL=\"0101\" ELSE DATA(6) WHEN SEL=\"0110\" ELSE DATA(7) WHEN SEL=\"0111\" ELSE DATA(8) WHEN SEL=\"1000\" ELSE DATA(9) WHEN SEL=\"1001\" ELSE DATA(10) WHEN SEL=\"1010\" ELSE DATA(11) WHEN SEL=\"1011\" ELSE DATA(12) WHEN SEL=\"1100\" ELSE DATA(13) WHEN SEL=\"1101\" ELSE DATA(14) WHEN SEL=\"1110\" ELSE DATA(15) WHEN SEL=\"1111\" ELSE '0'; WITH EN SELECT
OUTPUT<=OUTTEN WHEN '0', 'Z' WHEN OTHERS; END ARCHITECTURE MIH;
5 .实验结果
1. 锁定管脚
2. 仿真结果
