第２ｌ卷第６期 计算机技术与发展 Ｖｏ１．２１ Ｎｏ．６ ２０１１年６月 ＣＯＭＰＵＴＥＲ ＴＥＣＨＮ０ＬＯＧＹ ＡＮＤ ＤＥＶＥＬＯＰＭＥＮＴ Ｊｕｎｅ ２０１ｌ 用ＦＰＧＡ实现ＰＣＩ—Ｅ接口和ＤＭＡ控制器设计 王嘉良，赵曙光 （东华大学，上海２０１６２０） 摘要：ＰＣＩ—Ｅｘｐｒｅｓｓ接口是第三代总线通信接口标准，它采用点对点串行连接方式，具有高速率和高带宽等特点，这是传 统ＰＣＩ并行结构所不能比拟的。为了实现ＦＰＧＡ与ＣＰＵ之间高速相互通信，介绍了一种用单片ＦＰＧＡ实现ＰＣＩ－Ｅｘｐｍｓｓ接 口和高速ＤＭＡ控制器的设计方法，并在Ｘｉｌｉｎｘ Ｖｉｒｔｅｘ一６ ＦＰＧＡ系列平台上实现。运用Ｘｉｌｉｎｘ提供的ＰＣＩ—Ｅｘｐｒｅｓｓ端点硬 核，提出并设计了基于ＰＣＩ—Ｅｘｐｒｅｓｓ总线的ＤＭＡ数据传输方案。通过仿真及硬件测试表明，该设计方案成本低、高效，可 满足如ｌＯＧｂ以太网数据帧抓取等高速数据采集及分析系统的需要。 关键词：ＰＣＩ—Ｅｘｐｒｅｓｓ总线；ＦＰＧＡ；直接存储器访问 中图分类号：ＴｔＢ９ 文献标识码：Ａ 文章编号：ｌ６７３—６２９Ｘ（２０１１）０６—０１８１—０４ ＰＣＩ－Ｅ Ｉｎｔｅｒｆａｃｅ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ａｎｄ ＤＭＡ Ｅｎｇｉｎｅ Ｄｅｓｉｇｎ ｗｉｔｈ ＦＰＧＡ ＷＡＮＧ Ｊｉａ－ｌｉａｎｇ，ＺＨＡＯ Ｓｈｕ－ｇｕａｎｇ （Ｄｏｎｇｈｕａ Ｕｎｉｖｅｒｓｉｔｙ，Ｓｈａｎｇｈａｉ ２０１６２０，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：ＰＣＩ－Ｅｘｐｒｅｓｓ ｉｎｔｅｒｆａｃｅ ｉｓ ｔｈｅ ３ｒｄ ｇｅｎｅｒａｔｉｏｎ ｂｕｓ ｉｎｔｅｒｆａｃｅ ｓｔａｎｄａｒｄ，ｗｈｉｃｈ ｉｓ ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ ｓｅｒｉａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｗｉｔｈ ｈｉＩｇｈ ｓｐｅｅｄ ａｎｄ ｈｉｇｈ ｂａｎｄｗｉｄｔｈ．ｗｈａｔｔｈｅｔｒａｄｉｔｉｏｎａｌ ＰＣＩｐａｒａｌｌｅｌ ｓｔｒｕｃｔｕｒｅ ｃａｎｎｏｔ ｂｅ ｃｏｍｐａｒｅｄｗｉｎ１．Ｐｒｏｐｏｓｅ ａ ｄｅｓｉｇｎ ｏｆｈｉｇｈ—ｓｐｅｅｄ ｃｏｎ￣Ｂｎ— ｎｉｃａｔｉｏｎｗｉｈｔＣＰＵｔｈｒｏｕｇｈｔｈｅＰＣＩ—Ｅｘｐｒｅｓｓｉｎｔｅｒｆａｃｅａｎｄ ａＤＭＡ ｅｎｇｉｎｅｍｅｔｈｏｄ ｂａｓｅｄ ｏｎ ａ ｓｉｎｇｌｅＦＰＧＡ．Ｉｔｉｓｉｍｐｌｅｍｅｎｔｅｄ ｏｎｔｈｅＸｉｌ・ ｉｎｘ Ｖｉｒｔｅｘ－６ ＦｌｅＡ ｓｅｒｉｅｓ ｐｌａｔｆｏｒｍ．Ｗｉｈｔ ｔｈｅ ｈａｒｄ ＰＣＩ－Ｅｘｐｒｅｓｓ ｅｎｄｐｏｉｎｔ ＩＰ ｃｏｒｅ，ｔｈｅ ｔｒａｎｓａｃｔｉｏｎ ｏｆ ｄａｔａ ｔｈｒｏｕｇｈ ＤＭＡ ｂａｓｅｄ ｏｎ ＰＣＩ－ Ｅｘｐｒｅｓｓ ｂｕｓｉｓ ａｃｈｉｅｖｅｄ．Ｔｈｅｒｅｓｕｌｔｓ ｏｆ ｓｉｍｕｌａｔｉｏｎａｎｄ ｈａｒｄｗａｒｅｔｅｓｔ ｓｈｏｗｔｈａｔｉｔｉｓ ａｐｐｌｉｃａｂｌｅａｎｄ ｃａｌｌ ｂｅ ｕｓｅｄｔｏｔｈｅ１０ＧｂＥｔｈｅｍｅｔ ｅｎｖｉ－ ｒｏｎｍｅｎｔ ａｎｄ ｏｔｈｅｒ ｄａｔａ ａｃｑｕｉｓｉｉｔｏｎ ｓｙｓｔｅｍｓ． Ｋｅｙ ｗｏｒｄｓ：ＰＣＩ－Ｅｘｐｒｅｓｓ ｂｕｓ；ＦＰＧＡ；ＤＭＡ Ｏ引 言 Ｏ总线技术，用以取代ＰＣＩ总线和芯片内部连接，并在 随着网络的飞速发展，人们可获取的信息量日益 ２００２年提出ＰＣＩ Ｅｘｐｒｅｓｓ １．０标准…。与ＰＣＩ并行总 增长，数据的处理及存储速率的要求也越来越高。万 线相比，ＰＣＩｅ采用差分ＬＶＤＳ串行传输方式，一条数据 兆网（１０Ｇｂ以太网）的普及，高速存储设备的应用（如 链路（称为ＰＣＩｅ ｘ１）由２对ＬＶＤＳ差分信号线来实现 ＤＤＲ２，传输速率可达８００Ｍ）对系统带宽带来极大的 发送和接收，信号传输速率为２．５Ｇｂｐｓ。与ＰＣＩ采用 挑战。而传统的总线架构，虽历经多年发展，但其带宽 共享总线方式不同，ＰＣＩｅ采用点对点连接，设备均可 已经成为制约系统性能的主要瓶颈。文中介绍了一种 以通过专用数据链路直接与总线相连，可以组合成 基于高速的Ｉ／Ｏ串行互联技术，ＰＣＩ—Ｅｘｐｒｅｓｓ（简称 ｘ１，）【２，ｘ４，ｘ８，ｘ１６及最新ｘ３２链路模式。这种总线拓 ＰＣＩｅ），提出了在系统设计中基于ＦＰＧＡ的ＰＣＩｅ总线 扑方式使得ＰＣＩｅ具有很好的扩展性和灵活性。串行 接口设计及应用于该总线的高速ＤＭＡ Ｅｎｇｉｎｅ设计方 数据传输采用工业标准的８ｂ／１０ｂ编码实现数据恢复。 案。 ＰＣＩｅ ｘｌ可以提供５００ＭＢ／ｓ带宽，这相当于普通ＰＣＩ带 宽的３．７８倍 。ＰＣＩｅ总线不但提供了更高的性能， １ ＰＣＩ－Ｅｘｐｒｅｓｓ总线简介 更大大减少了接口管脚，降低电路板布线难度，并减少 ＰＣＩｅ总线是Ｉｎｔｅｌ公司于１９９７年提出的第３代Ｉ／ 了信号线间产生的互相干扰。 收稿日期：２０１０—１０－２８；修回日期：２０１１一ｏ３一ｏ３ ２ ＦＰＧＡ系统设计方案 基金项目：国家自然科学基金（６００７３０５３。６０１３３０１０） ２．１传统ＦＰＧＡ设计方案 作者简介：王嘉良（１９８６一），男，硕士研究生，研究方向为通信系统、 传统ＦＰＧＡ并不具备ＬＶＤＳ信号驱动能力。一般 ＳｏＣ设计与验证；赵曙光，教授，博士生导师，研究方向为电子设计自 以ＰＥＸ ８３１１桥接芯片实现ＰＣＩｅ物理层接口，再配合 动化、进化电子系统等。 ＣＰＬＤ实现用户逻辑设计 。ＰＥＸ ８３１１提供２个端 ・１８２・ 计算机技术与发展 笫２１卷 口，一一 个为兼容ＰＣＩ Ｅｘｐｒｅｓｓ １．０标准的ＰＣＩｅ接口，另 一Ｘｉｌｉｎｘ ＰＣＩｅ硬核支持６４ ｉｔ数据通路，分别用于 发送和接收数据。该硬核提供６个３２＿ｈｉｔ基地址寄存 器ＢＡＲ０～ＢＡＲ５（Ｂａｓｓ Ａｄｄｒｅｓｓ Ｒｅｇｉｓｔｅｒ，简称ＢＡＲ），呵 个为Ｌｏｃａｌ Ｂｕｓ总线接口，用于与ＣＰＩ Ｄ相连。Ｌｏｃａｌ Ｂｕｓ总线工作于６６ＭＨｚ时钟，３２一ｂｉｔ总线宽度，可以提 供２６６ＭＢ／ｓ带宽。同时，ＰＥＸ ８３１１还提供了２组 ＤＭＡ通道 。使用ＰＥＸ ８３ｌ１可以方便地从ＰＣＩ平滑 过渡到ＰＣＩｅ，从而降低开发成本，因此被广泛使用 。 以根据用户设计需求进行配置。在本设计中使用 ＢＡＲＯ和ＢＡＲ１组成一组６４ ｉｔ地址空间，用于存储外 部ＣＰＵ访问ＦＰＧＡ内部寄存器地址。使用ＢＡＲ２和 然而，ＰＥＸ ８３１１并不能有效发挥出ＰＣＩｅ高带宽优势， 也缺乏可配置性和灵活性，难以提高系统整体性能。 ２．２基于ＰＣＩｅ硬核接口设计 Ｘｉｌｉｎｘ新推出Ｖｉａｅｘ一６系列的ＦＰＧＡ，集成了ＰＣＩｅ ＩＰ硬核模块。该模块兼容ＰＣＩ Ｅｘｐｒｅｓｓ ２．０标准分层 协议（为物理层、数据链路层和事物层，又称传输层）， 提供了系统接口（ＳＹＳ）、外部传输接口（ＰＣＩ ＥＸＰ）、配 置接口（ＣＦＧ）、事物接口（ＴＲＮ）和物理链路接口 （ＰＬ） 。其Ｖｉ￣ｅｘ一６ ＧＴＸ可配置高速串行传输器为 ＰＣＩｅ信号可靠传输提供了保障。文中便是针对该硬 核的事物层提出片上系统的ＰＣＩｅ设计方案。 ３ ＰＣＩ—Ｅｘｐｒｅｓｓ接口及应用层设计 一个基本的高速数据采集系统，由微处理器 （ＣＰＵ）、ＦＰＧＡ和外部存储器等组成 。ＣＰＵ与ＦＰＧＡ 通过ＰＣＩｅ总线进行数据传输，ＦＰＧＡ通过ＤＭＡ方式对 外部存储器进行数据读写操作。文中给出基于ＰＣＩｅ ｘ１传输方式的接口设计方案。 ３．１ ＰＣＩｅ接口及事物层设计 较之使用ＰＥＸ ８３１ｌ桥接芯片的系统设计 ‘，采 用基于Ｘｉｌｉｎｘ的ＩＰ核的设计方案，用户可以根据自己 的需求灵活设计面向事物层接口电路，并方便加入特 殊功能，如与内部总线连接、实现ＤＭＡ传输等。该设 计充分利用ＦＰＧＡ集成度高、可配置性强等特点 ，来 发挥ＰＣＩｅ接口性能。ＦＰＧＡ的ＰＣＩｅ接口设计包括 Ｘｉｌｉｎｘ ＰＣＩｅ端点硬核和面向事物层的应用逻辑设计２ 个部分，这里将详细给出应用层设计，如图１所示。 ｆ『 ＰＣＩ—Ｅｘｐｒｅｓｓ ｈａｒｄｂｌｏｃｋ Ｉ ｌａｎｅ ｅｎｄｐｏｉｎｔ 。 Ｌ ｌ …．Ｉ—＝『一、、 ～ 抑— 一 ｉ¨ ｌ ＴＲ ＲＸ ＴＲＮ ＴＸ ｔ ｔ ＢＡＲ２ＢＲＡＭ＆ＦＩＦＯ ＢＡＲ０ＢＲＡＭ＆Ｆ１Ｆ０ ＋ ＋ Ｉ ｌ ＣＰＵ Ａｃｃｅｓｓ Ｒｅｇｉｓｔｅｒｓ ＤＭＡＥｎｇｉｎｅＣｔｒｌ＆Ｂｕｆｆｅｒ 图１ ＦＰＧＡ的ＰＣＩｅ接口及事物层设计 ＢＡＲ３组成另一组６４－ｌ１ｉｔ地址空间，用于存储ＤＭＡ Ｅｎｇｉｎｅ控制器和缓存器地址。通过判断ｔｒｎ—ｒｂａｒ—ｈｉｔ—ｎ ［６：０］来区分ＢＡＲ０和ＢＡＲ２，其主要代码如下： ＴＲＮ—ＲＸ—ＭＥＭ—ＲＤ６４一ＤＷＩ ＤＷ２：ｂｅｇｉｎ ｒ ｑ—．ｂａＩｏ一０＜：～ｔｒｎ—ｒｂａｒ—ｈｉｔ—ｎ—ｑ［０］； ｒｅｑ—ｂａｒ２０＜＝～ｔｒｎ＿—ｒｂａｒ—ｈｉｔｎ＿ｑ［２］； ｅｎｄ 以外部ＣＰＵ读ＦＰＧＡ内部寄存器为例，ＦＰＧＡ将 收到的ＰＣＩｅ总线ｌ卜数据帧经由硬核的事物层，以６４一 Ｄ ｗ加 ｂｉｔ带宽送出，应用层通过ＴＲＮ—ＲＸ接收状态机来判断 请求访问的地址空问，然后将请求数据缓写入一个舣 端口的ｒｅｑ—ｆｉｆｏ Ｉ。’；用户逻辑通过读取ｒｅｑ—ｆｉｏｆ，将有效 的寄存器数据写入另一个双端口ｄａｔａ—ｆｉｆｏ中 ” ，最后 通过ＴＲＮ—ＴＸ发送状态机发送给硬核事物层。 ３．２基于ＰＣＩｅ的ＤＭＡ Ｅｎｇｉｎｅ设计 通过ＤＭＡ访问外部存储器的最大优势在于ＣＰＵ 在配置完ＤＭＡ Ｅｎｇｉｎｅ后可以继续其他指令操作， ＤＭＡ Ｅｎｇｉｎｅ会通过请求ＰＣＩｅ总线中断的方式，来完 成数据传输。本设计将ＰＣＩｅ ＢＡＲ０地址空间存储 ＤＭＡ Ｅｎｇｉｎｅ控制和缓存器地址，其定义如图２所示。 ３ｌ ０ ｆｌ 『ｉｎｃ…１１，ｍ ｎｆｏ】 １ ｒｗ【３１】 ｄｗｏｒｄ ｃｏｕｎｔ【２３：０】 ｆｐｇａｍｅｍ＿ａｄｄｒｅｓｓ［３ １：Ｏ】 Ｌ ｃｐｕ～ａｄｄｒｅｓｓ １ｏ【３ １：Ｏ］ ｃｐｕａｄｄｒｅｓｓ＿ｈｉ【６３：３２］ 图２ ＤＭＡ控制器和缓存器设计 ＤＷＯＲＤ ０［０］，ｒｕｎ，写１开启ＤＭＡ； ＤＷＯＲＤ ０［１ ｌ，ｉｎｔ，写Ｉ开启ＤＭＡ中断方式； ＤＷＯＲＤ １［３１］Ｉ－Ｗ，写１读ｆｏｇａ外部存储器； ＤＷＯＲＤ １［２３：０］ｄｗｏｒｄ ｃｏｕｎｔ，ＤＭＡ操作数据个 数，以ｄｗｏｒｄ为单位； ＤＷＯＲＤ ２［３１：０］ｆｐｇａ＿ｍｅｍ—ａｄｄｒｅｓｓ，ｆｐｇａ外部存 ¨ 第６期 王嘉良等：用ＦＰＧＡ实现ＰＣＩ—Ｅ接口和ＤＭＡ控制器设计 ｅｎｄ ・１８３・ 储器地址； ＤＷＯＲＤ ３［３１：０］ｃｐｕ—ａｄｄｒｅｓｓ ｌｏ，ｃｐｕ低３２位地 址； ＦＰＧＡ的ＤＭＡ Ｅｎｇｉｎｅ状态转移图如图３所示，分 ＤＭＡ读操作和写操作２部分。ＤＭＡ Ｅｎｇｉｎｅ处于ＲＳＴ 状态时，通过读取ＤＭＡ信息标识符来判断当前是否处 于空闲状态，并从ＦＰＧＡ内部ＲＡＭ中读取ＤＭＡ控制 ＤＷＯＲＤ ４［３１：Ｏ］ｅｐｕ—ａｄｄｒｅｓｓ＿ｈｉ，ｃｐｕ高３２位地 址。 修改ＰＣＩｅ数据帧类型（ｔｉｐ—ｔｙｐｅ＜＝ｔｒｎ—ｒｄ［６２： ５６］），加入ＤＭＡ数据帧，使其有别于对ＢＡＲ的读写操 作，部分代码如下： ＂ｄｅｆｉｎｅ ＴＲＮＲＸＤＭＡ＇ｒｌ。Ｐ ＴＹＰＥ ７’ｂｌ００１０１０；／￥ＤＭＡ ——信息（读或写），并进入相应状态ＲＥＡＤ—ＳＴ或ＷＲＩＴＥ— ｓＴ。以ＣＰＵ写ＦＰＧＡ外部存储器为例，ＣＰＵ通过ＰＣＩｅ 总线写ＢＡＲＯ地址数据来配置并开启ＤＭＡ Ｅｎｇｉｎｅ。 一＿ＦＰＧＡ将发出对ＣＰＵ的ＤＭＡ读请求，然后等待ＣＰＵ 发送ＤＭＡ数据。此时ＤＭＡ Ｅｎｇｉｎｅ处于ＷＡＩＴ—ＦＯＲ— 数据类型 ／ ￣ｅｆｉｎｅ ＴＲＮＲＸ——ＤＭＡＤＡＴＡ１ １０’ｂＯ１００００００００；／｝ ———ＤＡＴＡ状态，等待来自ＰＣＩｅ接口的ＤＭＡ数据包。同 样，ＣＰＵ读ＦＰＧＡ外部存储器时，ＦＰＧＡ将发出对ＣＰＵ 的ＤＭＡ写请求，并当ＤＭＡ完成读操作后，等待ＰＣＩｅ 接口发送ＤＭＡ数据包，并由中断标志位判断是否开启 ＰＣｔｅ中断。 ＤＭＡ操作状态｝／ ｃａｓｅ（ｓｔａｔｅ） ＲｓＴ：ｂｅｇｉｎ ｃａｓｅ（ｔｉｐ—ｔｙｐｅ） ＴＲＮ＿ＲＸ—ＤＭＡ １１ １＇ＹＰＥ：ｂｅｇｉｎ ｓｔａｔｅ＜＝ＴＲＮ＿ＲＸ—ＤＭＡ～ＤＡＴＡ１； ｅｎｄ ｎ ＴＲＮＲＸＤＭＡＤＡＴＡ１：ｂｅｇｉ———ｅｎｄ ｅｎｄｃａｓｅ 以同样的方式在ＴＲＮ—ＴＸ状态机中加人 ＤＭＡ请求，其代码如下： 图３ ＤＭＡ Ｅｎｇｉｎｅ状态机描述 ４仿真及测试结果 为了测试该ＤＭＡ Ｅｎｇｉｎｅ设计，对ＦＰＧＡ外部６４一 ｂｉｔ ＤＤＲ２ ＤＲＡＭ进行３２个ｄｗｏｒｄｓ（１２８ ｂｙｔｅｓ）读与写 操作，得到的仿真波形如图４和图５所示。图４是对 ＤＭＡ进行写操作的ＰＣＩｅ事物层接口波形。图５是对 ＤＭＡ进行读操作的ＰＣＩｅ事物层接口波形。该设计方 案在ｑｕｅｓｔａｓｉｍ ６．３ｆ下验证通过。可以估算出一次 ＰＣＩｅ ｘｌ写操作为１７２０Ｍｂ／ｓ，读为１６８４Ｍｂ／ｓ 。 同样，在实际的应用环境中测试本文ＤＭＡ Ｅｎｇｉｎｅ ＴＲＮｒｒ：Ｉ（ＤＭＡ—一—ＲＥＱ：ｂｅｇｉｎ ｉｆ（一ｔｌｐ＿ｄｍａ—ｄａｔａ—ｅｏｆ） ／ 数据帧结束标志位 ／ ｓｔａｔｅ＜＝＂ＴＲＮＴＸＤＯＮＥ； ——ｅｌｓｅ ｓｔａｔｅ＜＝ＴＲＮＴＸＤＭＡ———ＲＥＱ； 图４ ＣＰＵ通过ＰＣＩｅ对ＤＭＡ进行写操作 ・１８４－ 计算机技术与发展 参考文献： 第２ｌ卷 ［１］Ｂｈａｔｔ Ａ，Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｒｅｓｅａｒｃｈ Ｌａｂｓ， ｌｎｔｅ］Ｃｏｒｐｏｒａｔｉｏｂ．Ｃｒｅａｔｉｎｇ ａ ＰＣＩ Ｅｘｐｒｅ— Ｓｓ ｌｎｔｅｒｃｏｎｎｅｃｔ ｆ ＥＢ／ＯＬ］，２００２．ｈｔ— ｔｐ：／／ｗｗｗ．ｐｃｉｓｉｇ．ｃｏｒｎ／ｓｐｅｃｉｉｆｃａｔｉｏｎｓ／ ｐｃｉｅｘｐｒｅｓｓ／ｒｅｓｏｕｒｃｅｓ／ＰＣＩ ＥｘｐｒｅｓｓＷｈｉｔｅ ———Ｐａｐｅｒ．ｐ 图５ ＣＰＵ通过ＰＣｌｅ读ＦＰＧＡ外部ＤＲＡＭ Ｅ２１ ＰＣＩ Ｅｘｐｒｅｓｓ Ｂａｓｅ Ｓｐｅｃｉｉｆｃａｔｉｏｎ，１．Ｏａ ｅｄ［Ｓ］．ＰＣ！ＳＩＧ， ２０Ｄ３． 设计，也获得比较好的结果。图６就是系统以本文 ＤＭＡ方式进行４０９６ ｂｙｔｅｓ读外部存储器的结果。 ［３］Ｄｅｓｉｇｎ Ｎｏｔｅ：Ｏｐｔｉｍｉｚｉｎｇ ＰＥＸ８３１１ ＰＣＩ Ｅｘｐｒｅｓｓ—ｔｏ－Ｌｏｃａｌ Ｂｕｓ ＤＭＡ Ｐｅｒｆｏｒｍａｎｃｅ［Ｍ］．［ｓ＿１．］：ＰＬＸ Ｔｅｃｈｎｏｌｏｇｙ，２００７． ［４］Ｄａｔａ Ｂｏｏｋ：ＰＥＸ ８３１１Ｄｅｔａｉｌｅｄ Ｔｅｃｈｎｉｃａｌ Ｓｐｅｃｉｉｆｃａｔｉｏｎｓ［Ｍ］． ［Ｓ．１｜］：ＰＬＸ Ｔｅｃｈｎｏｌｏｇｙ，２００９． ［５］ 马 萍，唐卫华，李绪志．基于ＰＣＩ Ｅｘｐｒｅｓｓ总线高速数采 卡的设计与实现［Ｊ］．微计算机信息，２００８（２５）：１１６—１１８． ［６］ＬｏｇｉＣＯＲＥ ＩＰ Ｖｉｒｔｅｘ一６ ＦＰＧＡ Ｉｎｔｅｇｒａｔｅｄ Ｂｌｏｃｋ Ｄａｔａ Ｓｈｅｅｔ ’！Ｍ］．［Ｓ．１．］：Ｘｉｌｉｎｘ，２００９． ［７ｊ Ｌｉ Ｂ，Ｐｅｎｇ Ｙ，Ｌｉｕ Ｄ Ｔ．Ａ Ｈｉｇｈ Ｓｐｅｅｄ ＤＭＡ Ｔｒａｎｓａｃｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ ＰＣＩ Ｅｘｐｒｅｓｓ Ｄｅｖｉｃｅｓ¨Ｊ１．Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｃｉ— ｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙｏｆ Ｃｈｉｎａ，２００９，７（４）：９４～９８． ，［８］ 强俊，楚宁，周鸣争．基于ＰＣＩ ＥＸＰＲＥＳＳ总线的视青 图６ ＤＭＡ读操作及结果 频采集卡的设计［Ｊ］．计算机技术与发展，２００７，１７（５）：８５ －８８． ５ 结束语 ＦＰＧＡ较ＡＳＩＣ的强大之处，在于灵活性和可配置 ［９］李攀，田泽，蔡叶芳，等．基于ＳＯＰＣ的ＰＣＩ通信接口没 计与实现［Ｊｊ．计算机技术与发展，２００９，１９（９）：２１７—２２０． ［１０］张维旭，愤占庄．基于ＦＰＧＡ的异步ＦＩＦＯ设计［Ｊ］．汁算机 技术与发展，２００６，１６（７）：１７４—１７６． 性。文中凭借Ｘｉｌｉｎｘ ＰＣＩｅ硬核，很好地实现了ＰＣＩｅ ｘｌ 总线接口，并在此基础上加人高速ＤＭＡ Ｅｎｇｉｎｅ设计， ［１１］余志强，戎蒙恬，袁丹寿．一 种单端口ＳＲＡＭ构成ＦＩＦＯ的 可以有效地提高系统数据存储效率。 该设计方案通过简单修改也同样适用于３２－ｂｉｔ Ａｉ ｒ－宽传输系统设计。 （上接第１８０页） ＡＳＩＣ设计［Ｊ］．计算机技术 发展，２００８，１８（９）：５９—６１． ［１２］徐君明，裴先登，王海卫，等．高性能计算机Ｉ／Ｏ技术ＰＣＩ Ｅｘｐｒｅｓｓ分析［Ｊ］，计算机工程，２００４，３０（１２）：７－８． 备的交互。通过绘制机场图片、飞机位置坐标点和 机图标，在飞行模拟器中实现了飞机位最的实时显示。 采用“双缓冲”技术极大地提高了飞行轨迹的绘制效 率，绘制出的ｌ５‘行轨迹无闪烁，画面刷新速度快，完全 满足显示要求。 参考文献： ［１Ｉ周长发．ｃ撑面向对象编程［Ｍ］．北京：电子工业出版社， ２ｏｏ７． ［５］Ｎａｇｅｌ Ｃ，Ｅｖｊｅｎ Ｂ，Ｇｌｙｎｎ Ｊ，ｅｔ ａ１．ｃ群高级编程［Ｍ］．第４版． 北京：清华大学出版社，２００６． ［６］ Ｍｉｃｒｏｓｏｆｔ ＭＳＤＮ［ＥＢ／ＯＬ］．２００８．ｈｔｔｐ：／／ｍｓｄｎ．ｍｉｃｒｏｓｏｆｔ． ｃｏｍ／ｌｉｂｒａｒｙ，Ｍｉｃｒｏｓｏｆｔ． ［７］ 闷字晗，常 鑫．在ｃ＃中用ＧＤＩ＋实现图形动态显示 ［Ｊ］．计算机技术与发展，２００６，１６（１２）：１１７—１１８， ［８］ 张卫华．在ＧＤＩ＋中利用双缓冲技术实现橡皮筋效果［Ｊ］． 电脑编程技巧与维护，２００９（５）：７０—８０． ［９ ｊ Ｍａｚｄａｋ．Ｄｏｕｂｌｅ Ｂｕｆｆｅｒｉｎｇ Ｗｉｔｈ ＧＤＩ＋［ＥＢ／ＯＩ ］．２００２－１２．ｈｔ— ｔｐ：／／ｗｗｗ．ｃｏｄｅｐｒｏｊｅｃｔ．ｃｏｍ／ＧＤｌ—ｐｌｕｓ／ｇｄｉｐｌｕｓ．ａｓｐｘ， ［２］陈本峰，苏琦．Ｗｉｎｄｏｗｓ ＧＤＩ＋的研究与应用［Ｊ］．计算 ｃｏｄｅｐｒｏｊｅｃｔ． 机应用研究，２００３（３）：５６＂５９． ［１Ｏ］齐立波．Ｃ＃Ａ门经典［Ｍ］．第４版．北京：清华大学出版 社，２００８． ［３］Ｇｒａｕｓ Ｃ．Ｓｔａｒｔｉｎｇ ｗｉｔｈ ＧＤＩ＋［ＥＢ／ＯＬ］．２００３－０５．ｈｔｔｐ：／／ ｗｗｗ．ｃｏｄｅｐｒｏｊｅｃｔ．ｃｏｍ／ＫＢ／ＧＤＩ—ｐｌｕｓ／ｓｔａｒｔｉｎｇｇｄｉｐｌｕｓ．ａｓｐｘ， ｃｏｄｅｐｒｏｊｅｃｔ． ［１１］梁斌玉．ｎｌＪ ｕ￣ｃ＃之门［Ｍ］．北京：电子 业出版社，２００９． 【ｌ２］周靖． ｉｓｕａｌ ｃ＃２０１０从入门到精通【Ｍ］．北京：清华大 学出版社，２０１０． ［４］Ｃｈａｎｄ Ｍ．ＧＤＩ＋图形程序设计［Ｍ］．北京：电子工业出 版社，２００５．
