成都航空职业技术学院学报 Ｊｏｕｒｎａｌ ｏｆ Ｃｈｅｎｇｄｕ Ａｅｒｏｎａｕｔｉｃ Ｐｏｌｙｔｅｃｈｎｉｃ ２０１７年６月第２期（总第１１１期） Ｖｏ１．３３ Ｎｏ．２（Ｓｃｒｉｍ Ｎｏ．１１１）２０１７ 基于ＶＨＤＬ的单精度浮点ＦＩＲ滤波器的实现 顾菘 。郑晓霞 （１．成都航空职业技术学院，成都６１０１００； ２．四川省高校校企联合“航空电子技术”应用技术创新基地，成都６１０１００） 摘要：ＦＩＲ滤波器以其良好的线性性能被广泛应用，它属于数字信号处理的基本模块之一。基于ＦＰ． ＧＡ的ＦＩＲ滤波器兼顾了实时性、灵活性和可靠性，是嵌入式系统中常用的ＦＩＲ滤波器实现方法。本文的数 据结构采用国际通用的ＩＥＥＥ７５４单精度浮点数，其计算精度能够满足一般系统的设计要求；而且本文的ＦＩＲ 滤波器实现方法在运算速度和硬件资源上做了较好地权衡，降低了算法对硬件的依赖性，使得本方法可以作 为一个通用模块直接嵌入在系统中。 关键词：ＶＨＤＬ单精度浮点 ＦＩＲ滤波器 中图分类号：ＴＮ２３．５ 文献标识码：Ｂ 文章编号：１６７１—４０２４（２０１７）０６—００５０—０３ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ＦＩＲ Ｆｉｌｔｅｒ ｏｆ Ｓｉｎｇｌｅ—Ｐｒｅｃｉｓｉｏｎ Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｂａｓｅｄ ｏｎ ＶＨＤＬ ＧＵ Ｓｏｎｇ ，＿．ＺＨＥＮＧ Ｘｉａｏｘｉａ ， （Ｃｈｅｎｇｄｕ Ａｅｒｏｎａｕｔｉｃ Ｐｏｌｙｔｅｃｈｎｉｃ，Ｃｈｅｎｇｄｕ ６１０１００，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ ＦＩＲ ｉｆｌｔｅｒ，ｗｈｉｃｈ ｈａｓ ａ ｗｉｄｅ ｒａｎｇｅ ｏｆ ａｐｐｌｉｃａｔｉｏｎｓ ｂｅｃａｕｓｅ ｏｆ ｉｔｓ ｇｏｏｄ ｌｉｎｅａｒｌｙ ｐｅｒｆｏｒｍａｎｃｅ，ｂｅｌｏｎｇｓ ｔｏ ｏｎｅ ｏｆ ｂａｓｉｃ ｍｏｄｕｌｅｓ ｉｎ ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ．ＦＰＧＡ ｂａｓｅｄ ＦＩＲ ｆｉｈｅｒｃｏｍｂｉｎｅｓ ｒｅａｌ—ｔｉｍｅ ｐｅｒｆｏｒｍａｎｃｅ，ｆｌｅｘｉｂｉｌｉｔｙ ａｎｄ ｒｅｌｉ－ ａｂｉｌｉｔｙ．ａｎｄ ｉｔ ｉｓ ａ ｃｏｍｍｏｎ ｓｏｌｕｔｉｏｎ ｏｆ ＦＩＲ ｆｉｌｔｅｒ ｉｎ ｔｈｅ ｅｍｂｅｄｄｅｄ ｓｙｓｔｅｍ．Ｔｈｅ ＩＥＥＥ７５４ ｓｉｎｇｌｅ—ｐｒｅｃｉｓｉｏｎ ｆｌｏａｔｉｎｇ—ｐｏｉｎｔ ｎｕｍｂｅｒｓ ａｒｅ ａｄｏｐｔｅｄ ｉｎ ｔｈｅ ｄａｔａ ｓｔｒｕｃｔｕｒｅ ｏｆ ｔｈｉｓ ｐａｐｅｒ，ａｎｄ ｔｈｅ ｃｏｍｐｕｔａｔｉｏｎ ａｃｃｕｒａｃｙ ｃａｎ ｍｅｅｔ ｔｈｅ ｒｅｑｕｉｒｅｍｅｎｔｓ ｉｎ ｔｈｅ ｇｅｎｅｒａｌ ｅｍｂｅｄｄｅｄ ｓｙｓｔｅｍ ｄｅｓｉｎｉｇｎｇ．Ｍｏｒｅｏｖｅｒ，ｔｈｅ ｇｏｏｄ ｂａｌａｎｃｅ ｂｅｔｗｅｅｎ ｃｏｍｐｕｔｉｎｇ ｓｐｅｅｄ ａｎｄ ｈａｒｄｗａｒｅ ｒｅｓｏｕｒｃｅ ｒｅｑｕｉｒｅ— ｍｅｎｔ ｈａｓ ｂｅｅｎ ｄｏｎｅ ｉｎ ｔｈｅ ｓｏｌｕｔｉｏｎ ｏｆ ＦＩＲ ｆｉｈｅｒ ｅｘｐｌａｉｎｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ ＳＯ ａｓ ｔｏ ｒｅｄｕｃｅ ｔｈｅ ｓｏｌｕｔｉｏｎ’Ｓ ｄｅｐｅｎｄｅｎｃｙ ｏｎ ｔｈｅ ｈａｒｄｗａｒｅ ａｎｄ ｔｈｅ ａｐｐｒｏａｃｈ ｐｒｏｐｏｓｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ Ｃａｎ ｂｅ ｄｉｒｅｃｔｌｙ ｅｍｂｅｄｄｅｄ ｉｎ ａｎｙ ｓｙｓｔｅｍｓ ａｓ ａ ｃｏｍｍｏｎ ｍｏｄｕｌｅ． Ｋｅｙ Ｗｏｒｄｓ ＶＨＤＬ，ｓｉｎｇｌｅ—ｐｒｅｃｉｓｉｏｎ ｆｌｏａｔｉｎｇ ｐｏｉｎｔ，ＦＩＲ ｆｉｌｔｅｒ １ 引言 成乘法的功能，它所占用的资源在硬件规模上达到 了最省，但所需要的计算时间较长；分布式乘法将固 定系数的乘累加运算转化为查表操作，它与上述两 在现代电子系统中，ＦＩＲ数字滤波器因其良好 的线性性能被广泛应用在数字通信、图像处理等各 个领域ｎ ］。随着ＦＩＲ滤波器阶数的增加，其计算的 复杂度随之增加，实现的难度也同时加大。目前基 于ＤＳＰ的实现方式在并行计算方面还不能很好地 满足实时运算的要求；而基于ＦＰＧＡ芯片的实现方 法，由于其高可靠性、高速与实时性的优势，在一定 程度上克服了ＤＳＰ的缺点 Ｊ。 种方法比较，在硬件规模和运算速度上进行了综合 考虑，但运算速度和精度与表的规模直接相关。 本文将采用ＩＥＥＥ７５４单精度浮点数运算标准， 利用ＶＨＤＬ语言实现１６阶ＦＩＲ滤波器的运算。由 于本文采用了３２位单精度浮点数运算，其精度基本 满足一般ＦＩＲ滤波器的设计要求；同时，本方法不需 要采用ＩＰ核，可以在任意ＦＰＧＡ或ＣＰＬＤ芯片上即 在对ＦＩＲ滤波器的设计过程中，乘法器的设计 是关键。目前ＦＩＲ滤波器中所涉及到的乘法算法 可运行，提高了算法的通用性，节约开发成本；并且， 由于本方法中的乘法器直接采用了浮点乘法运算， 省略了分布式算法中对表的建立过程，提高了系数 的灵活性。 有：并行乘法、位串行乘法和分布式乘法 ５］。其中， 并行乘法虽然运算速度快，但占用资源极大，特别是 在滤波器阶数较高时；位串行乘法是利用加法器完 收稿日期：２０１７—０３—１７ 基金项目：本文受成都航空职业技术学院２０１６年应用科研项目“基于Ｋｒｙｌｏｖ子空间的智能文字与符号识别技术的研究”（编号：０６１６４０Ｙ） 的支持。 作者简介：顾菘（１９７７一・），男，江苏南京人，工学博士，工程师，研究方向为信号处理。 ５０・ 基于ＶＨＤＩ 的单精度浮点ＨＲ滤波器的实现 ２单精度浮点数 本文采用ＩＥＥＥ７５４标准 进行数据的存储和计 算 ＩＥＥＥ二进制浮点数算术标准是２Ｏ世纪８０年 代以来最广泛使用的浮点数运算标准，为许多ＣＰＵ 与浮点运算器所采用。标准中规定了单精度浮点数 的表示方法，如 １所示。其中最高位表示为符号 位（ｓｉｇｎ），然后接着的８位为指数位（ｅｘｐｏｎｅｎｔ），最后 的２３位为分数他（ｆｒａｃｔｉｏｎ）。 圈２乘法器仿真结果 ２．２加法运算 不同于乘法运算，在进行加法运算前，需要判断 两个数的指数位是否相同。如果不同，需要将两个 ｌ２３．ｄ ０ ｌ０（ｊ（１ｏｌ ｌ １ ｌｌ ｌｌ ｉｌ。ｏｉ ∞ｌｉｌ】ｏｌＩ 】 数的指数化进行匹配。只有当两个数的指数位卡Ｈ同 时，它们的分数位才能进行相加，从而实现加法运 算 图１ 单精度浮点数表示方法 从表示办法中可以看出，单精度浮点数的实际 值汁算公式为 ，１ 图３为本文所设汁的加法器仿真结果。其中 ａｄｄ ｅｎ为复位信号，在此信号为高电平时实现加法 运算。Ａ为ＪＪ【１数，Ｂ为被加数，两数卡ｆｊ加后的结果保 存在ｃ巾 、假设 Ａ＝（一０．００７７０３９９９５）＿ｉｔ ＝（０ｘｂｂｆ￣ ７１ｄ５）ＩＥＥＥ７５４， ｖａｌｉｓｅ＝（一１） ２ ………………………“一 （１＋∑ｂ（２３一 ）２一 ） ｆＩ ………………………（１） 其中ｂ．表示二进制的分数位中第ｉ位的数值， ＇１ １＋∑ｂ ，２ 计算所得到的十进值称为尾数（ｍａｎ— ㈨Ａ Ｂ Ｃ Ｂ＝（一０．０００１４２９８２３６）【ｌＩ ＝（Ｏｘｂ９１５ｅｄ８９）ＴＥＥ ５４， ｔ＆ｗｚ，以下用Ⅲ 表示）。 ２．１ 乘法运算 则两数之和Ｃ＝（一０．００７８４６９８１８６） ＝ （Ｏ：ｄ）ｃＯＯ９ＯａＯ） 。由于此加法器完全由逻辑电路 Ｉｔｔ ＩＥＥＥ７５４标准可知，单精度浮点数的值可以 表示为指数部分和尾数部分，冈此在进行乘法运算 时 要分别对它ｆｆ】进行计算，同时还需要对符号位 进行判别。由ｆ乘法具有关联属性，因此町以很容 易地得出 ＝ Ｘ ｂ＝２。。 ¨ 挖 ＸⅢ ×ｍ ………・・ （２） 构成，因此它能够在一个时钟周期内完成。 ａｄ（｛ｅｎ Ａ Ｂ 其ｒｆ１ 、Ｐ 和］ｍ ｍ 分别表示数ａ和数ｂ的指 数和尾数。根据公式（２）可得，单精度浮点的乘法叮 以被简化为两个数的指数部分加法运算和尾数部分 的乘法运算。对于符号位的运算，由ＩＥＥＥ７５４的定 义ｎＪ－知，只要将ｉ姒ｊ数的符号位进行异或就可以得到。 在尾数部分，为ｒ减少运算时问，由于ＩＥＥＥ７５４中尾 图３加法器仿真结果 ３ ＦＩＲ滤波器的设计 ３．１ 没汁方案 本文将以ｌ６阶ＦＩＲ滤波器为例，分析其设计过 程。根据乘法器和加法器的级联方式的不同，本文 有两个设计力 案，分别是并行乘法器和串行乘法器。 本没汁的原理图如图４所示 【ｎｊ 数的位数是一敛的，因此可以将乘法运算转换成并 行ｌ』Ｊｆ１法运算，从而使其在一个周期内完成。如果乘 法运算后得到的尾数有溢出，则需要将相应指数位 ＪＪ『Ｉ １ 、 Ｉ殳】２为本文所设计的乘法器仿真结果 其巾 Ｈｕ－ｌ ｅｎ为复位信号，在此信 为高电平时实现乘法 图４ ＨＲ滤波器原理框图 ｌ，㈧ 运算 Ａ为乘数，Ｂ为被乘数．乘积结果保存 Ｃ ｑ１。似没 Ａ＝（一０．００７７５３９０３）ｆ｛Ｐ ＝（０ｘｂｂ￣１４７４）Ｉ 盯５４， １．并行乘法器 并行乘法器是有ＦＩＲ滤波器的一种直接型实 现。冈为输入 ［ｎ］是相互的，所以乘法器可以 同时并行运算。这种设计的优点为处理时间短，但 Ｂ＝（０．９９３５６４１） ＝（０ｘ３ｆＴｅ５ａ３８）ＩＥＥ ５４，贝０积 Ｃ＝（一０．００７７０３９９９５）ｆ｛ ＝（０ｘｂｂｆｃ７１（ｔ５）ｌＥＦ｝ ５４。 特别地，随着滤波器阶数的增加，乘法器个数将变 大，硬件资源将变得十分庞大，大大提高产品成本。 ２．串行乘法器 串行乘法器由于在执行乘法运算时有先后顺 ・ 由ｒ此乘法器完令由逻辑电路构成，因此它能够在 一个时钟周期【人Ｊ完成。 ５１ ・ 基于ＶＨ１）Ｉ 的单精度浮点ＦＩＲ滤波器的实珊 序，因此乘法器只可以分步串行运算。这种设汁的 ｈ ＝ ｆ ０．０．０００３２４３０２１４４０２３６７８， 一Ｏ０７７５３９０３１２０２６３８８．０．００６０７２１２１０９７２５３７３．０． ０． 优点是极大减少硬件成本，但ｆ扫于乘法器要按顺序 依次进行运算，因此处理时问较长。 ０３３５９４７４０７３３５４２８．一０．０５３４７２４９８ １ ５４４４．０１．一０． ０６５４４４．９０７６ ｌ ５６３５４．５８０００００００００００００，０． ２９６５７５２６０４９７４３７．一０． ０． 由ｆ ＪＪｕ法器和乘法器都使用了较多的硬件资 源，而ＦＩＲ滤波器中通常需要多个乘法和加法的运 算计算，如果将这些乘法并行运算需要相当大的硬 件资源，造成硬件成本会大幅提高。通过 个厅案 的比较，从资源方而进行考虑，上Ｉ童终选择 弘行乘法 ０． ２９６５７５２６０４９７４３７， ０６５４４４９０７６１５６３５４． 一０．０５３４７２４９８１３４４４０１．０． 一０． ０３３５９４７４０７３３５４２８．０．００６０７２ １ ２ ｌ ０９７２５３７３ ００７７５３９０３１２０２６３８８，０．（ＸＸ）３２４３０２１４０２３６７８，０； ．迎 器 ３．２四则运算器的实现 从数学『ｆＪ度来看，一 个１６阶ＦＩＲ滤波器其实质 就是完成肜 公式（３）的 则运算，其中Ｘ和ｈ为两 个ｌ７维的向 。本文采刖了状态机的 式实现此 ｑ则运算 Ｉ６ ，。（ ，ｈ）＝∑ｘｌｈ …………………………（３）ｆ＝０ 小ｃ：＝｝汁 分为５个状念，女ｆＪ表ｌ所示，． ｓｔａｒｔ状态ｌＪ、ｊ ，系统㈨时渎取ｘ和ｈ ｒｔ，的一个数，并没 结 粜寄仃器仉为０；进入ｍｕｌ状念后，汁 乘法绱果；接着进入ａｄｄ状态，将此结 ｆｌｆ［与结果奇仔器值进 ＂相加； ｓｌｏ！－ｅ状态时将卡Ｈ ＪＪｆ１的结果保存ｎ 结果寄 仔器『ｌ｝｜；并泼取下一个数，进入ｍｕｌ状态，如此循环 直到运算完成，并输出ｉｏｂｄｏｎｅ信号，状态机转换如 图５所永 表ｌ 四则运算的状态机 ＃ｔ＆ 、 ｍｔＩｉ 、、＼ ～ ｍ 、锄 、？ｓｔ ｏｒｅ ｊｉＩ卜 一 。ｏ ｂＯｏｎｉｅ 《、ｆ一 １ ≥÷ｄｄ 、＼ ／ ～一一～ 一图５四则运算器状态转换图 ４仿真结果 小文采Ｊ１ Ｊ Ｍ ）ｄｅｌｓｉｎ 进行仿真，验 算法的町行 文将进行两个实验， 一个实验，帧拟输入向 砒ｘ干¨ｈ，根据汁算结果验 『Ｊｕ则运算器的ｌｌ 确性； 第二二个实验，卡Ｉ！拟输入采样 ，并对信 进行ＦＩＲ 滤波，通过汁ｔ 结果验 ＦｌＲ滤波器的 ｝ 确 ｔ：－ ４．１ 四则运算器的仿真 假设输入 个１７维的阳 分别为ｘ＝［１，一０． ４４０８９２４，０．９９３５６４１，１．２ｌ３８４４，０．１８９００９７，１．９５１０５６． ０．０３８５０３７５，０．７９０７７０６，０．４３４３５０２，一１．０５７７０７．０． ４】２２１４８，一１．６５３３４５，一０．６７３２７０３，一０．６７３２７０３．一 １．６５３３４５，０．４１２２１４８，一１．０５７７０７］， 过公式（３）计算 得【Ｉ 确输出结 ０．１２４５ 迎 过仿真结果可以得知，输ⅢＹ为（Ｏｘ３ｄｆｅｔ９ｄａ）㈣ ＝ （０．１２４４９９９９） 结 敛。仿真结 ¨冬Ｉ ６所，Ｊ：．ｊ【 中汁算一次ｌ６阶四则运算共耗时５９个时ｔ钟周期 图６四则运算仿真结果 ４．２ ＨＲ滤波器的仿真 模拟信号输入并埘输入信 进 果样，共采样 １３４个点，其滤波后的输出结果 Ｍ １ｔｌａｔ，结果一敛， 共耗时７９６５个时钟周ｊｊｔｊ。 ５结论 水文所有汁锋过程巾的数据录川３２位 精瞍 浮点数进行表示，其汁 精度完 满足 般¨Ｒ滤 波器的没计婪求， 术来的没计Ｉ『ｌ，【１ｊ‘以 接将水力 法嵌入任系统中 外，在设¨ 过 Ｉｌ１，木文通过刈 运 速度和硬什资源的综合考虑， 现ｒ埔＝．ｒ ＶＨＩ）Ｉ 的单精度浮点数ＦＩＲ滤波器的没汁，通过仍 真实验呵知，其汁苒结 完伞ｆｒ确， 参考文献： ［１ Ｊ ＭＥＨＥＲ １’Ｋ．Ｎｔ ｗ ａ１）ｔ）ｒｏｌｌ（－｝ｌ“，Ｉｌ¨Ｉｋ一【Ｊｌ，一ｔａｔ）ＩＰ ｆＩｔＨｇｎ ａｌｌ（Ｉ Ｉｌｌｅｌｎｏ１）一｝） Ｐｄ ｒｅａｌｉｚａｔｉｏｎ ｏｆ Ｆｉｌｌ ｄｉｇｉｔａｌ １ｉｌＩ￣－ｒ！Ｊ ．Ｃｉｒ￣・ｕｉｔｓ＆ Ｓ｜ＰＩＩＩＳ Ｉ Ｒｅｇｕｌａｒ Ｐａ１ Ｉ１：ＥＥ ｒｒｒａｎｓａｃｌｉｏｎｓ ０１１．２０１０，５７（３）：５９２ ６０３． ｆ２］刘光远，・＇Ｄ Ｊ１］川冬ｌ像处 的递ｌＪｆ尢偏ＦＩＲ滤波 』Ｊｊ．科技创新导报，２０１６（２８）：８８—９１． Ｉ３ｌ戈０偈泉． ｆ ｒ ：Ａ的ＦＩＲ数 滤波 实 ＿Ｉ）］北 京：北京邮电大学．２０１２． ［４ Ｅ志超． Ｊ ＦＰＧＡ的高速川｛滤波 设计 ｊ实 ｆ １）１．＿ＩＡ尔滨：哈尔滨 １１－人学，２０１３． ［５］刘朋全．基于ＦＰＧＡ的ＦＩＲ数 滤波器的设汁和 现 ｆＩ）Ｊ．阿北＿Ｌ业大学：阿北Ｉ 业大学，２００６． ［６］ＩＥＥＥ Ｓｔａｎｄａｒｄ ｆｏｌ，Ｂｉｎａｒｙ Ｆｌｏａｔｉｎｇ—Ｐｏｉｎｌ Ａｒｉｔｌｕｎｅｔｉ ＩＥＥＩ ： Ｎｔｄ．７５４—２００８，ＰＰ．１—５８．２００８． （责任编辑唐斌）
